근 2주간 스트레스 받으면서 원인을 못찾았었는데...

역시 엔지니어는 메뉴얼을 정독하는 습관을 길러야 했다

원인은 정말 단순했다.

파워 패드를 사용할때, Core용 파워패드를 사용했던것이 문제..

패드들도 VDD와 VSS가 공급되어야 하는데, 파워패드자체를 Core 용만 사용했던것

그 결과 클록 패드의 전압 바이어스가 맞지 않아서 클록이 출렁거리는 현상이 나왔던 것이다.

IDEC에 물어봐서 확인한 결과 맞는것으로 확인이 된다.

아 지식이 짧아서 Quiet I/O 가 먼지 Switch I/O 가 뭔지.. 지금 생각해보면 알수 있을것 같은데

그 당시에는 왜그리 생각안해보고 Core I/O만 신경 쓴건지 몰겠네...


이유를 알아냈다는 것으로 만족하기에는 아쉬운 기회였다.

Magna 0.35 PAD
  PVDI : Core VDD pad
  PVDF : short all Power BUSes toghter
Posted by 영고니짱
2008/06/23 14:08

드디어 고생의 끝이 보이기 시작했다

가장 큰 고비였던 MPW를 잘 마쳤다. 후후

그지같은 매그나칩 테크때문에 개고생한걸 생각하면 으~~

공정을 0.35로 하지 않았으면 설계한 로직을 FULL 로 넣을 수 있었을 텐데 하는 아쉬움과 미련이 남지만

나중에 또 해보면 되는거니까... 이미 한번 경험 했으니 그걸로 됐다고 위로하고

이제 설계할 2차버전에서는 0.18 공정으로 해보면 되지뭐

그나저나 칩이 나오면 잘 동작 하려나 ㅋ.,ㅋ

뭐 나름대로 참 이쁘게 나온것 같다

LAYOUT


Posted by 영고니짱
포심까지 이상없으므로 아무런 걱정없이 머지 작업을 하러 갔다.

왠걸...에러 투성이네? -_-

메탈 Slotting 이 제대로 되지 않았다. 최대한 DRC룰 북을 참고해서 한거였는데

설마 그 룰에 있는 수치와 같지 않다고 DRC 에러를 바로 보내주다니..

아스트로는 왜 못잡는거야 ㅠㅠ.

하루종일 삽질하고 파워링 두께를 줄여보고 해봐도 소용없었다.

아..정말 너무 속상하네...파라메터 만 잘 주면될것인데 분명히..

집에와서 다시 해보니까 정확하게 slotting 된다.. 저번에는 뭐가 문제였지?

역시나 파워패드들의 위치가 문제인것 같았다.

확실히 깨달은건.... 파워패드는 가능하면 중앙쪽으로 배치해야한다는것.

메모리랑 파워링 패드 들사이에 전혀 라우팅에 문제가 없도록 배치하는것이 노하우..


그런데..이거 다 고치긴 했는데 다시 또 켈리버에서 에러뿜어내면 아웃인데...ㅠㅠ;; 제발..
Posted by 영고니짱
종민이형한테 도움을 많이 받아서

겨우 포스트 시뮬레이션 결과까지 맞췄다.

처음 P&R 할때  아스트로가 delay 셀을 buffer 로 자꾸 바꿔서 timing 이 틀어지는 문제를 해결못했는데

astSetDontTouch "dly2d1" <<< 이 옵션을 통해서

내가 설계한 delay 셀을 건들지 못하게 했다. 이 문제로 타이밍 에러가 발생하지 않을까 고민했는데,

동작 클록이 느려서 그랬는지 다행이 에러는 없었다. 휴...

매그너 공정 하면서 느낀거지만, 삼성 공정에 비해서 너무 형편없는 지원에 이가 갈렸다.

나같은 초보는 전혀 배려하지 않는 시스템이라니.. 다음엔 꼭 삼성껄로해야지 -_-;

메모리셀도 PG 포트 배치가 구려서 배치하기 짜증나고 filler 셀도 아스트로 라이브러리에만 주고

데이터 시트에는 있지도 않고..

뭐 암튼 매그너 공정 짜증나게 구리다.


덕분에 얻은건 존내 아스트로 노가다 하는법과, 메모리 배치 20번이 넘는 시도끝에 ASIC 플로우에대한 전체적인

이해를 할 수 있었다는거? ㅎㅎ

아우..아직 로고도 넣어야 하고, 문서도 작성해야하고.. 휴..이제 부터 다시 열심히 달려야지 ;ㅇ;

논문도 쓰고 해외 컨퍼런스도 준비하고 으으으으으으~????? 그래도 몇일은 좀 쉬어야지. 너무달렸어~

삼성 0.18 공정에서 현재 설계 모듈에 로직 몇개 더 추가해서 다시 해보고싶다. ㅡㅡ

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Posted by 영고니짱
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