'Synplify'에 해당되는 글 2건

  1. 2009/10/05 Identify Sample Buffer Depth 지정법
  2. 2008/05/29 ISE 의 XST 와 Synplify 성능.

iice sampler -depth 32768 deviceram

Identify Script 를 생성하는데 sample Buffer의 depth 지정 방법이다.
deviceram 으로 할 경우 FPGA내에 존재하는 BlockRAM으로 할당이 된다.
behavioral 은 LUT를 사용한다고 하는데 - logic 으로 하면 머로 쓰는건지 모르겠다.

-depth 의 숫자와 Identify Signals 의 총 bit-width 를 곱한 값이
Block RAM의 여유공간이나 LUT보다 작아야만 합성 및 PnR 이 제대로 수행된다.

으~.. 쉘 스크립트 어렵다 @ @ vi 도 어렵고 @ @
저작자 표시 비영리
Posted by 영고니짱
Virtex-4 를 타겟으로 합성했다.

ISE7.1 버전에 들어있는 XST를 이용한 결과 8만 게이트로직으로 합성되었고, timing 시뮬이 돌아가지 않았다. ㅋ

ISE8.2 버전으로 업그레이드해서 Syniplify Pro 8.6.2 를 이용해서 합성했는데 700만 게이트가 나왔다 -_-.

timing 시뮬레이션이 아~~ 주 잘 돌아간다.

합성 RTL 이나 gate list 를 보면 같은 로직에 대해서 조금씩 다른 translate를 수행햇다.

XST는 upcounter 를 사용해서 합성하는 반면 Synplify 는 Adder + Register 로 합성해준다.

중요한건 Synplify 로 합성했더니 netlist 생성 경고도 없고 timing 시뮬도 잘데고..

아~~ 너무 툴에 의존적인거 아냐? ㅡ.ㅡ

후...VIP 보드에서 에뮬레이션도 잘됐으면 좋겠다.

이제 MPW 도 몇일 안남았는데 얼릉 시작해야데는데 ㅠㅠ;

메모리 딜레이 어떻게 해결해~~

아~~ 하이닉스 진짜 싫다!!
Posted by 영고니짱
이전버튼 1 이전버튼